Technologieknoten

Der Begriff Technologieknoten (englisch technology node) bezeichnet in der Halbleitertechnik einen Meilenstein für die Definition einer Herstellungsprozessgeneration und bezieht sich im Wesentlichen auf die kleinste fotolithografisch herstellbare Strukturgröße. Seit 1997 wird er durch die International Technology Roadmap for Semiconductors (ITRS) definiert. Der Begriff selbst ist jedoch sehr abstrakt und beschreibt nur grob den technologischen Fortschritt der Branche, so unterscheiden sie die eingesetzten Techniken nicht nur zwischen den verschiedenen Herstellern an einem Technologieknoten sondern auch zwischen den Produkten eines Herstellers (vor allem bei Auftragsfertigern, sogenannten Foundrys) beim selben Technologieknoten. Des Weiteren gibt es keinen festen Bezug zu Gate-Länge.

Beschreibung

Die Technologieknotengeneration wird in Form eines Zahlwertes beschrieben, der sich auf den sogenannten „half pitch“ (dt. halbe Teilung) von DRAM-Bauelementen bezieht. Der Wert kennzeichnet die kleinste mit der Fotolithografie herstellbare Struktur, dabei handelt es sich um den halben Abstand zweier Leitbahnen bzw. Kontaktlöcher in der ersten Verdrahtungsebene. Die minimale Gate-Länge eines Feldeffekttransistors ist jedoch in der Regel noch kleiner und nicht über den Technologieknoten genau bestimmbar. Typische Angaben sind „65-nm-Technologieknoten“ oder kurz „65-nm-Technologie“ (manchmal auch „65-nm-Technik“ oder „65-nm-Fertigung“). Vor 1999 wurde statt der heute üblichen Angabe in Nanometern eine Angabe in Mikrometern genutzt, beispielsweise 0,25-µm-Technologie oder 0,8-µm-Technologie.

Zu beachten ist, dass aus der Angabe eines bestimmten Technologieknoten nur eine grobe Einordnung der verwendeten Herstellungstechniken geschlossen werden kann. Bezogen auf einen Hersteller sind Bauteile eines Technologieknotens weitgehend mit den selben Techniken hergestellt worden. Ein solcher Vergleich zwischen den Produkten verschiedener Hersteller ist spätestens ab Ende der 1990er Jahre nicht mehr möglich, da sich die Herstellungstechniken zum Teil stark unterscheiden. Beispiele hierfür sind der Einsatz von Kupfer statt Aluminium in den Verdrahtungsebenen oder die Nutzung der sogenannten High-k+Metal-Gate-Technik.

Die Einordnung der einzelnen mikroelektronischen Bauteile ist jedoch nicht zwingend, so dass beispielsweise manche Hersteller von Speicherbausteinen oder Grafikchips öfter von diesem Raster abweichen oder eine solche Einordnung nicht nutzen und dazwischenliegende Strukturgrößen verwenden.

Geschichte

In der Anfangsphase der Mikroelektronik bis in die 1980er Jahren hinein wurden neue Technologieknoten ohne Berücksichtigung definierter Skalierungsverhältnisse eingeführt. Mit kleiner werdenden Strukturen wurde es notwendig, bessere Definitionen der Technologieknoten mit einer bestimmten Zielgröße für den Skalierungsfaktor zu finden. Dabei wurde zwischen aufeinander folgenden Knoten ein Faktor 1/√2 = 0,7 festgelegt, also eine 70-prozentige Verkleinerung der Seitenmaße, was eine ungefähre Halbierung der Fläche bedeutet. Allerdings wurde dieser Faktor vor allem in den letzten Jahren nicht konsequent angewendet. So hätte gemäß der genannten Skalierung nach dem 130-nm-Knoten nicht der 100-nm-Knoten sondern der 91-nm-Knoten kommen müssen. Aus diesem Grund gab es auch Änderungen im Zeitplan für die kommenden Technologieknoten, z. B. mit der ITRS 2001.^[1] Weiterhin wurden gerade im DRAM-Bereich auch Zwischenstufen wie der 80-nm- oder 40-nm-Knoten eingeführt.

Liste der Technologieknoten

Bezeichnung des Technologie- knotens	Einführungs- jahr	Vertreter (Auswahl)	Neuerungen (Herstellung, Masken, Betriebsspannung)
10 µm	1971
3 µm	1975
1,5 µm	1982
1 µm	1985
0,8 µm	1989	Intel Pentium 60 (P5 )	5,0 V
0,6 µm	1994	Intel Pentium 100 (P54)	3,3 V
0,35 µm	1995	Intel Pentium 133 (P54)	3,3 V
0,3 µm	1997	AMD K6 (Model 6)	2,9–3,2 V
0,25 µm	1998	Intel Pentium 200 MMX (P55), Intel Pentium II, AMD K6 (Model 7)	2,0–2,8 V
180 nm	1999	Pentium III (Coppermine)	Einsatz von Kupfer statt Aluminium in der Verdrahtungsebene, damit verbunden war auch die Einführung zusätzlicher Prozessschritte, um die notwendige Kupferdiffusionsbarriere herzustellen.
130 nm	2002	Pentium 4 (Northwood), AMD Athlon 64	Intel nutzt Fluor-Dotierung, um die relative Permittivität von 4,0 auf 3,6 in der Verdrahtungsebene zu drücken.[2]AMD nutzt „Black Diamond“ (ein Kohlenstoff-dotiertes Siliciumdioxid der Firma Applied Materials) als Low-k-Dielektrikum[3]
90 nm	2004	Pentium 4 (Prescott), Athlon 64 (Winchester)	Erstmals gestrecktes Silicium bei AMD-Prozessoren[3] und Intel.[4] Intel nutzt Low-k-Dielektrikum (carbone-doped oxide, dt. ‚Kohlenstoff-dotiertes Siliciumdioxid‘) mit einem k-Wert von unter 3,0 in der Verdrahtungsebene.[2][5][6]
65 nm	2006	Core 2 von Intel	Intel führt das Double-Patterning-Verfahrens zur Erhöhung des Auflösungsvermögens bei kritischen Ebenen ein.[7][8]
45 nm	2008	Penryn-CPUs der Core 2 von Intel	Einführung der High-k+Metal-Gate-Technik bei Intel-Prozessoren (Gate-Last-Ansatz).[7] Immersionslithografie im Jahr 2009 bei AMD-Prozessoren.[8]
40 nm	2009	Radeon-HD-5000-GPUs gefertigt bei TSMC	Einführung eines neuen Low-k-Dielektrikums mit einem k-Wert von 2,5 in der Verdrahtungsebene bei TSMC. Immersionslithografie bei Grafikprozessoren.[9]
32–34 nm	2009	NAND-Flash-Speicher von IM Flash Technologies und Samsung Semiconducter	Zusätzlich zur Immersionslithografie aus dem vorherigen Prozess kommt nun self-aligned (spacer) double pattering (SaDP) bei Samsung hinzu.[10]
32 nm	2010	Westmere-CPUs der Core i7/i5/i3 von Intel	Auch Intel setzt nun die Immersionslithografie bei der Herstellung ein und AMDs Auftragsfertiger Globalfoundries führt nun auch das Double-Patterning-Verfahren ein. Einführung der High-k+Metal-Gate-Technik bei AMD-Prozessoren (Gate-First-Ansatz) im Jahr 2011.[11]
22 - 28 nm	2011	NAND-Flash-Speicher von Samsung Semiconducter[12], IM Flash Technologies, Hynix und Toshiba[13]	Wie alle anderen muss jetzt auch TSMC das Double-Patterning-Verfahren einsetzen. Zusätzlich führt TSMC nun auch die High-k+Metal-Gate-Technik (Gate-Last) bei seinem 28nm-Prozess ein.[9]

180-nm-Technologieknoten

Der 180-nm-Technologieknoten wurde ab 1999 von führenden Halbleiterherstellern wie Intel, Texas Instruments, IBM und TSMC eingeführt. Dabei führten einige Hersteller erstmals ArF-Excimerlaser mit einer Wellenlänge von 193 nm (statt KrF-Excimerlaser mit 248 nm) für die Fertigung der kritischen Ebenen (Gate-Kontakte, usw.) ein, beispielsweise Intel Pentium III (Coppermine). Einige Hersteller (vor allem Foundries) nutzen diese Technologie bis heute (2011), z. B. PIC und Parallax Propeller, denn die Strukturgrößen sind für die gewünschten Produkte, beispielsweise im Automotive-Bereich, ausreichend. Zudem sind die Prozesse ausgereift und können somit mit einer hohen Ausbeute (engl. yield) gefahren werden.

130-nm-Technologieknoten

Ausgehend von den Forschungsergebnissen der IBM Alliance, führte AMD beim 130-nm-Technologieknoten erstmals (2002) Low-k-Dielektrika (k steht hier für die relative Permittivität eines Materials) als Isolation zwischen den oberen Leiterbahnenebenen (ca. Ebene 8 bis 11) ein. Des Weiteren kamen erstmals (2003) sogenannte Silicon-on-Insulator-Wafer (SOI-Wafer) satt Bulk-Silizium-Wafer zum Einsatz. Die Vorteile dieser kostenintensiveren Substrate sind vor allem eine höhere Schaltgeschwindigkeit der Transistoren und die Reduzierung von Leckströmen zwischen verschiedenen (elektrisch) aktiven Bereichen.

90-nm-Technologieknoten

Der 90-nm-Technologieknoten wurde erstmals 2002 in die industrielle Fertigung (erste kommerzielle Produkte) eingeführt. Für die Fertigung der kritischen Ebenen hatte sich die fotolithografischen Prozesse mit ArF-Excimerlaser durchgesetzt, da andernfalls keine Prozesse mit dem notwendigen Auflösungsvermögen zur Verfügung standen. Des Weiteren führte AMD erstmals gestrecktes Silicium zur Verbesserung der Ladungsträgerbeweglichkeit in seine Produkte ein.

45-nm-Technologieknoten

Der 45-nm-Technologieknoten wurde erstmals im Jahr 2007–2008 von Intel und Matsushita in der Produktion eingesetzt. Andere Hersteller wie AMD, IBM und Samsung folgten wenig später.

Die wichtigste Änderung in der Herstellung war die Einführung von High-k-Materialien und die Nutzung einer metallischen Gate-Elektrode durch Intel (vgl. High-k+Metal-Gate-Technik). Dadurch könnte die Leckströme durch Tunneleffekte am Transistor deutlich reduziert werden.

32-nm-Technologieknoten

Während im vorherigen Technologieknoten entweder Immersionslithografie oder das Double-Patterning-Verfahren eingesetzt wurde, müssen jetzt alle Hersteller beide Technologien einsetzen, um diese Strukturen prozesssicher fertigen zu können. Hersteller wie etwa TSMC, die den Prozess überspringen, verwenden beide Technologien beim 28-nm-Half-Node-Prozess. High-k+Metal-Gate-Technik findet breiten Einsatz bei der Herstellung von Haupt- und Grafikprozessoren sowie APUs.

Die ersten Prozessoren die serienmäßig in 32-nm-Technologie hergestellt wurden, waren Intels Core-i3- und Core-i5-Prozessoren, die im Januar 2010 veröffentlicht.^[14] Erst rund ein Jahr später folgte Konkurrent AMD mit dem Verkauf seiner ersten kommerziell erhältlichen 32-nm-Prozessoren. Dabei handelt es sich um die Modelle „Bobcat“ und „Ontario“ aus AMDs Fusion-Serie. Anderes als bei Intel kamen hier wiederum SOI-Substrate zum Einsatz.^[15]

Literatur

• Paolo Gureini: The 2002 International Technology Roadmap Semiconductors (ITRS). In: Howard R. Huff, László Fábry, S. Kishino (Hrsg.): Semiconductor silicon 2002 Volume 2: Proceedings of the Ninth International Symposium on Silicon Materials Science and Technology. The Electrochemical Society, 2002, ISBN 9781566773744, S. 9ff (Eingeschränkte Vorschau in der Google Buchsuche).

Weblinks

• Philipp Laube: Technologieknoten von 10 µm bis 11 nm. halbleiter.org, 8. Oktober 2010 (Kurzbeschreibungen zu den Besonderheiten jedes Technologieknoten).

Einzelnachweise

1. ↑ H. R. Huff, L. Fabry, S. Kishino: Semiconductor silicon 2002. Volume 2. The Electrochemical Society, ISBN 9781566773744.
2. ↑ ^{a b} Albert Lauchner: Low-k-Kupferverdrahtung. tecchannel, 20. Februar 2003
3. ↑ ^{a b} Parwez Farsan: AMD nutzt Strained Silicon in der Produktion. ComputerBase, 22. August 2004 (Nachrichtenmeldung).
4. ↑ Thomas Hübner: Erste Details zur 90nm Technologie für Pentium 4 Nachfolger. ComputerBase, 14. August 2002 (Nachrichtenmeldung).
5. ↑ Christof Windeck: Low-k-Dielektrika finden breite Anwendung in der Chipfertigung. heise online, 5. Februar 2004 (Nachrichtenmeldung).
6. ↑ Andreas Stiller: Intels 90-nm-Prozess mit "gestresstem" Silizium. heise online, 13. August 2002 (Nachrichtenmeldung).
7. ↑ ^{a b} Intel (Hrsg.): 45nm High-k+Metal Gate Strain-Enhanced Transistors.
8. ↑ ^{a b} Anand Lal Shimpi: AMD Phenom II X4 940 & 920, 45nm Anandtech, 01. August 2009 (Artikel).
9. ↑ ^{a b} Jürgen Schmidt: TSMC: Knappe Fertigungskapazitäten bei 40 nm. Hardware-Infos, 27. Februar 2010 (Nachrichtenmeldung).
10. ↑ Samsung touts 30nm NAND flash using double-patterning. ElektroIQ, 23. Oktober 2007 (Nachrichtenmeldung).
11. ↑ Onkel_Dithmeyer: GlobalFoundries bringt Gate-Last ab 20 nm. Planet 3DNow!, 19. Januar 2011 (Nachrichtenmeldung).
12. ↑ Christof Windeck: Samsung fertigt NAND-Flash-Chips der "20-Nanometer-Klasse". heise online, 19. Mai 2011, abgerufen am 24. Mai 2011. 
13. ↑ Jürgen Schmidt: Hynix: Massenproduktion von 20 nm-NAND-Flash. Hardware-Infos, 10. August 2010 (Nachrichtenmeldung).
14. ↑ Antone Gonsalves: [1]. InformationWeek, 7. Januar 2010.
15. ↑ Michael Günsch: AMDs „Fusion“-Ära beginnt heute. 4. Januar 2011